Powered by Invision Power Board
Здравствуйте Гость ( Вход | Регистрация ) Обратная связь   
  Reply to this topicStart new topicStart Poll

> Delta Sampling Input Circuit For Metal Detectors
50theme
Отправлено: Дек 13 2021, 19:25
Quote Post


Админ
***

Группа: Администраторы
Сообщений: 900
Пользователь №: 1
Регистрация: 15-Июня 14
Статус: Offline

Репутация: -1




Главная проблема при обработке сигналов металлодетектора микропроцессором – их большой динамический диапазон. Эта схема измеряет скорость изменения сигнала (ΔV/Δt) осуществлением периодических выборок сигнала и вычитанием предыдущей выборки из текущей выборки.

На рисунке показан один канал данных. В реальной схеме для каждого канала демодулятора используется такой канал данных.

Для каждого канала демодулятора используются два входа АЦП. Один канал имеет низкий коэффициент усиления, который обеспечивает низкую разрешающую способность и обрабатывает приямой сигнал от демодулятора. Второй канал имеет высокий коэффициент усиления, который производит измерение (выборку) изменений в сигнале.

ФНЧ удаляет шум из демодулированного сигнала и ограничивает скорость нарастания напряжения сигнала. Импульсы Clk1 и Clk2 повернуты на 180 градусов. Первый УВХ удерживает значение новой выборки сигнала, а второй УВХ удерживает значение предыдущей выборки. Сумматор на ОУ вычитает предыдущую выборку из текущей выборки, так что на его выходе получается напряжение Vt - Vt-1 или ΔV. Если УВХ удерживает значение выборок при высоком уровне синхросигнала, то процесс АЦП должен запуститься по спаду Clk1.

Вход с высоким коэффициентом усиления A/D конвертера не должен обрабатывать полный динамический диапазон сигнала, он только должен быть способен обработать изменение в сигнале, который происходит в первом интервале осуществления выборки. Если частота дискретизации достаточно высока, суммирующий усилитель может иметь коэффициент усиления больше, чем канал прямого ввода.

Например, предположим, что частота дискретизации FSMPL=200Гц (5мс), и усиление суммирующего ОУ – 32, т.е. в 32 раза выше, чем у прямого входа. Это эквивалентно наличию еще 5 битов АЦП. Максимальная скорость нарастания напряжения, которую схема может обработать - FSMPL/32 выборок в секунду или около 6 выборок в секунду. ФНЧ должен иметь частоту среза 6Гц или меньше.

В быстром микропроцессоре полный сигнал может быть восстановлен интегрированием выборок, пока переключаются входы ФНЧ. Исходный сигнал может быть получен на выходе ФВЧ, фильтрующего выборки и затем интегрируя их.

«Форумок» - биржа постинга, комплексная система продвижения сайтов, услуг и товаров в социальных сервисах рунета…
Top
0 Пользователей читают эту тему (0 Гостей и 0 Скрытых Пользователей)
0 Пользователей:

Topic Options Reply to this topicStart new topicStart Poll


 


Мобильная версия